芯東西（公眾號：aichip001）
作者 | ?高歌
編輯 | ?Panken
芯東西10月12日報道，今天，全球IP、EDA巨頭Cadence召開中國區線上用戶大會（CadenceLIVE China 2021），Cadence線上用戶大會已經舉辦了17年，本次也吸引了很多巨頭廠商參與。Cadence中國區總經理汪曉煜、Cadence CEO陳立武、Cadence總裁Anirudh Devgan等參與了本次大會。
陳立武稱，數據正在推動半導體行業發展，僅去年一年全球就有超過100個數據中心開放。由于安全和實時處理等要求，越來越多的人工智能應用正在走向邊緣，預計2030年將會有80%的數據在邊緣處理。同時，越來越多的系統廠商進入半導體行業，先進節點、先進封裝、芯片創企融資、亞太地區市場飛速增長等因素都成為了半導體發展的動力。
Anirudh Devgan則回顧了Cadence智能系統設計戰略的芯片、系統和人工智能3級的布局，并分享了Cadence在射頻（RF）和計算流體動力學（CFD）等領域的產品與案例。
中國IP廠商芯原股份的董事長、總裁兼首席執行官戴偉民也參與了本次會議，分享了Chiplet（芯粒）技術的起源和生態構成，以及這一技術給半導體行業帶來的IP芯片化、集成異構化、集成異質化和IO增量化等影響。
一、每年僅有0.5%數據被分析，將成行業發展重要機遇
陳立武從數據角度分析了半導體行業的發展前景。他提到幾年前，人們認為半導體發展速度正在放緩。但是如今，以數據為中心的時代正在快速推動各個行業對半導體的需求。
▲Cadence CEO陳立武
5G技術正在加速發展，L2\L3級別的自動駕駛正在普及，工業物聯網也越來越重要，AI（人工智能）正在影響行業中的一切。
由于各類新興技術發展，每天都有大量的數據被創建。所有這些數據都需要傳輸、存儲、處理和分析，這也就需要高性能計算、高帶寬傳輸和高密度存儲。
為了滿足這些需求，半導體行業需要在架構設計、EDA工具、IP、制造等各個領域進行大量創新。
目前90%的數據都是在過去兩年內生成的，80%的數據是非結構化的，如圖形視頻等。雖然數據很多，但是目前每年僅有2%的數據會被分析。由于分析也會產生數據，接下來的5年里，實際被分析的數據比例將會變為0.5%。
據估計，去年全球的超級數據中心支出超過1200億美元，僅去年一年就有超過100個數據中心開放，這些數據中心參與了數據周期的所有階段，推動了計算、存儲和網絡技術的創新。
同時，越來越多的人開始轉向軟件定義存儲、網絡，軟件開始定義硬件。超級計算機也在推動行業走向定制化芯片設計，以滿足差異化需求和最佳的用戶體驗。
陳立武說，人工智能也對幾乎每個行業帶來了巨大的變革，但當前仍處于非常初級的階段。通過云計算，數據也可以被深入地進行分析，但這帶來了一些問題。
首先是數據隱私，銀行、醫療等數據都是非常敏感的數據，需要謹慎處理。其次把大量數據發送到云是不現實的，這將消耗巨大的帶寬，其發送和獲取信息延遲將還會太高。
?因此，實時處理問題的人工智能應用正在越來越多地走向邊緣。這些應用在邊緣進行分析，以實施決策，將對自動駕駛等領域產生積極意義。目前，僅有20%的數據在邊緣進行處理，而到2030年這一比例將會變為80%。
此外，系統廠商進入半導體、先進節點、先進封裝、芯片創企、亞太地區市場等因素也在推動半導體行業快速發展。
而隨著制程工藝的發展，EDA領域的研發投入大幅增加，推動了Cadence等廠商的戰略。Cadence的研發投入占營收比例已達40%。
二、解析3大重要新品，Cerebrus可降低15%功耗
本次大會，Cadence總裁Anirudh Devgan等人分享了Integrity 3D-IC平臺、Helium Virtual及Hybrid Studio平臺和Cerebrus機器學習設計工具3個新產品。
Integrity 3D-IC平臺是業界首個集成系統級和SoC級的解決方案，支持electrothermal analysis（電熱分析）、多die STA和系統級物理仿真驗證。
Helium Virtual C++ SoC模型允許軟件開發和RTL設計并行運行，該模型運行速度比RTL快數百或數千倍，這使得其硬件/軟件集成和調試比RTL模型更高效。當前，Helium Virtual and Hybrid Studio平臺已經上市。
Cerebrus是一款基于機器學習（ML）的設計工具，可同時優化設計中的多個步驟，可將生產力提升10倍。瑞薩電子和三星電子的團隊表達了自己對Cerebrus?的看法。
瑞薩電子數字設計技術部門負責人Satoshi Shibatani稱，瑞薩電子在12nm高速CPU設計項目中應用了Cerebrus，其不僅可以優化物理實現流程，還可以優化布局規劃。在50次運算過后，其生成了新的設計流程和布局規劃，將這款CPU性能提升了10%以上，節省了數個月工程師手動布局時間。
?在最新的4nm和6nm節電設計上，三星電子的晶圓廠團隊運用了Cerebrus工具。該工具可以很容易地配置，優化代碼，為線寬、層架間距、過孔類型等網格配置設計優化方案。和手動設計相比，Cerebrus在4nm節點的供電線路設計上提升了50%的時序（timing），并優化了功耗。
三、Cadence智能系統設計戰略：布局芯片、系統和普適智能
Anirudh Devgan也對Cadence在2021年的戰略和發展情況做了總結。
他提到當前快速演進的智能系統設計備受行業關注，其智能系統共有3層。以汽車為例，汽車電子設計分為三個領域，其核心是系統級的芯片，第二個是系統和軟件堆棧，第三個則是汽車周身的數據和普適智能。
這樣的智能系統設計3層也會出現在智能手機、數據中心等多個領域，這也就是Cadence智能系統設計戰略。其核心為EDA和IP；之后是系統設計，Cadence在3D-IC、系統仿真、嵌入式軟件、軟件啟動等領域進行了很多布局與投資，是Cadence戰略的重要組成部分；第三層則是人工智能以及與人工智能相關的整個數據分析。
Anirudh Devgan稱，在數字設計領域，Cadence的各類產品都取得了很好的成績。比如Innovus Implementation被前20大半導體公司中的19家使用，Genus Synthesis被前20大半導體公司中的16家使用，Tenpus Timing Signoff則被前20大半導體公司中的15家采用。Cadence也和Arm一起，在臺積電N5工藝節點上實現了4GHz成果。
在硬件平臺方面，Cadence今年推出了Palladium Z2和Protium X2平臺。
AMD的Alex Star稱，相比于Palladium Z1，Palladium Z2的工作負載吞吐量顯著提高，能夠快速、容易地從仿真平臺轉變為高速的企業級原型設計平臺。英偉達的Narendra Konda談道，通過Palladium Z2和Protium X2，將一個數億個晶體管的設計進行編譯、創建仿真模型并放入仿真平臺中僅需4個小時，而此前該過程需要48甚至72個小時。
在系統層面，Anirudh Devgan回顧了Cadence在射頻（RF）領域的進展。一年以前，Cadence收購了National Instrument的射頻平臺AWR，并將該平臺與Virtuoso和Allegro集成在一起，形成了完整的射頻解決方案，可提供5倍的射頻設計效率。
美國創企Metawave的創始人兼CEO Maha Achour稱，Cadence射頻設計、分析平臺使得他們可以與大公司進行競爭，完成了其5G高頻毫米波頻段雷達。
在計算流體動力學（CFD）領域，Cadence也進行了多次收購和布局，如擁有Omnis平臺的CFD廠商NUMECA、網格劃分領域常熟Pointwise等。
在航海方面，新西蘭的帆船設計團隊Emirates Team稱其CFD工具對其設計至關重要。在第36屆美洲杯帆船賽上，他們需要采用一種新的單體帆船，并且只被允許建造一艘船。最終，因為Cadence旗下的CFD工具，該團隊成功實現了船體建造和細節優化。
此外，Cadence還有Clarity這一有限元電磁求解器來幫助在CFD領域進行分析。而Clarity 3D Solver可以進行快速、準確的3D分析，能夠縮短設計周期并快速將產品推入市場。該產品還可以同時運行數千個CPU進行數據處理。
在封裝領域，Cadence有Allegro封裝和PCB設計平臺，該平臺是使用最廣泛的高級封裝解決方案。在人工智能層面，Cadence將AI Extension加入到了處理器管線中，并正在研發基于其sparks計算技術的AI引擎。該引擎和管線、嵌入式CPU結合，將能夠提供更強大的AI性能。
四、Chiplet維系摩爾定律，芯原股份：IP即芯粒
芯原股份創始人、董事長兼CEO戴偉民則回顧了Chiplet（芯粒）生態的建立。
在1958年杰克·基爾比發明了集成電路，之后英特爾創始人戈登·摩爾預言：“集成電路上的器件數量每個十八個月將翻一番。”這就是摩爾定律的誕生。
隨著芯片特征線寬的下降，互連延遲（interconnect delays）對設計的影響越來越大，芯片性能提升越來越難。但換一種思路來看，更小的裸片帶來了更高的硅利用率和產能。所以Chiplet通過多種集成，使系統空間內的密度持續增長。研究機構預計，2035年，Chiplet市場規模將達到570億美元。
戴偉民稱，Chiplet給半導體行業帶來了IP芯片化、集成異構化、集成異質化和IO增量化等影響。
具體來說，2015年，Marvell創始人周秀文在ISSCC 2015上提出了MoChi（模塊化芯片）架構概念。AMD則是最早將Chiplet應用于商業產品，平衡了自身成本、性能和功耗。
隨后，英特爾也快速采用Chiplet技術，并免費提供了AIB總線接口許可，以支持Chiplet生態建設。2018年，英特爾將EMIB（嵌入式多硅片）技術升級為邏輯晶圓3D堆疊技術。2019年，英特爾推出Co-EMIB技術，能夠將兩個或多個Foveros芯片互連。
2.5D和3D封裝技術的發展也推動了Chiplet生態的建立。2020年6月，英特爾正式發布Lakefield芯片，這是首款基于Foveros 3D立體封裝技術的芯片，采用1個大核+4個小核的混合CPU設計。
在最近的英特爾架構日上，其提出了下一代可擴展處理器Sapphire Rapids架構創新。英特爾還提出了超異構計算的技術愿景。
除了英特爾，臺積電提出了2.5D CoWoS封裝技術和3D SoIC封裝技術；三星則提出了3D封裝技術X-Cube。國內廠商如長電科技也在持續推進Chiplet技術的開發。
在接口方面，2018年7家公司成立ODSA（開放專用域架構）組織，制定Chiplet開放標準、促進Chiplet生態、催生低成本SoC替代方案。目前，該組織會員已超過50家。
2019年，英特爾攜手阿里巴巴、思科、戴爾、Facebook、谷歌、HPE、華為以及微軟成立Compute Express Link（CXL）開放合作聯盟，實現CPU與GPU、FPGA等專用加速器之間的高速、高效互連。
而Chiplet給產業帶來了一個重要變化就是IP芯片化（IaaC），IP也是芯原股份的重要業務。
芯原股份成立于2001年，今年已成立20年。當前芯原股份接近50%的營收在國外，但是其95%的研發人員都在國內。根據研究機構數據，芯原是中國大陸排名第一、全球第七的IP供應商，具備豐富的IP儲備。
此外，戴偉民提及，芯原股份在視頻處理器（VPU）、神經網絡處理器IP（NPU）、圖形處理器（GPU）、數字信號處理器（DSP）、圖像信號處理器（ISP）和顯示處理器（Display Processor）等領域均有相應的產品和布局。
在IP芯片化的驅使下，芯原股份提出了IP即芯粒（IaaC）的理念，旨在實現特殊功能IP的“即插即用”。目前，芯原股份推出了多種IP的子系統解決方案FLEXA API。
在芯片平臺化方面，芯原股份能夠提供一站式設計服務，全球首批7nm EUV芯片流片一次成功，已開發5nm芯片。通過Chiplet技術，芯原股份可以在自動駕駛等領域快速進行迭代。
結語：軟件定義硬件，Cadence大會展現行業趨勢
Cadence作為行業內頭部的EDA和IP廠商，每年Cadence的用戶大會都會吸引不少的行業目光，其戰略布局對于半導體行業發展有著比較重要的參考價值。
本次，Cadence總裁Anirudh Devgan詳細解析了其智能系統設計戰略，以及Cadence在射頻、計算流體動力學和完整封裝、設計等領域的產品情況，這些也是行業的重要應用領域。如今云計算和人工智能已成為EDA領域的兩大重要趨勢，而軟件正在重新定義硬件，影響行業發展。
