根據RISC-V基金會去年7月公布的數據，2022年采用RISC-V架構的處理器已出貨100億顆，預計2025年有望突破800億顆。在SoC中部署RISC-V內核，已經發展為一個快速增長的趨勢。這背后的重要驅動力是RISC-V能夠定制或創建ISA和微架構擴展，以區分各應用領域的處理器設計。
但是，考慮到高度的復雜性和所需的高水平專業知識，使用RISC-V指令集來設計具有正確擴展的專有內核并非易事。不僅要在架構上精心設計，還要評估其實現和設計決策對芯片功率、性能和面積（PPA）的影響。
為了幫助芯片設計人員快速開發定制化的RISC-V處理器并實現最佳PPA，新思科技推出RTL Architect與ASIP Designer兩種工具。
ASIP Designer是用于設計、實現、編程和驗證專用指令集處理器的工具。利用ASIP Designer芯片設計人員可以快速獲得優化的C/C++編譯器、周期精確的模擬器和ASIP可綜合硬件實現。通過使用ASIP獨有的compiler-in-the-loop和synthesis-in-the-loop方法學，能夠將ISA和微架構快速調整到適合的應用領域。
RTL Architect是業界首個集成了簽核技術的物理感知RTL分析、探索和優化系統，通過快速、多維實現預測引擎，可以準確預測架構變化對PPA的影響，而無需等待物理設計團隊的反饋意見，更早更快的得到可預測的結果。
7月13日，新思科技聯合智東西公開課策劃推出「RISC-V內核設計與PPA優化技術公開課」，由新思科技（中國）數字芯片設計前端實現應用工程師經理閔婧、ASIP Designer工具集資深應用工程師翟寶陸兩位技術專家共同主講，主題為《如何快速開發定制化RISC-V處理器并實現PPA目標》。
閔婧老師將在公開課中分享在SoC中部署RISC-V內核的增長趨勢，并就評估RISC-V處理器在實現和架構設計決策對PPA的影響這一難題進行解讀。之后，她會重點講解新思科技RTL Architect與ASIP Designer兩個工具的特性。
翟寶陸老師會重點分享RTL Architect與ASIP Designer的互操作性，并結合實際案例展示如何利用新思科技RTL Architect與ASIP Designer，實現用于AI加速的RISC-V ISA可擴展處理器設計。
公開課內容
主題：如何快速開發定制化RISC-V處理器并實現PPA目標
提綱：
1、在SoC中部署RISC-V內核是一個快速增長的趨勢
2、評估RISC-V處理器在實現和架構設計決策對PPA的影響是難題
3、新思科技RTL Architect與ASIP Designer概述
4、RTL Architect與ASIP Designer的互操作性
5、案例研究：用于AI加速的RISC-V ISA可擴展處理器設計
主講人：
閔婧，新思科技（中國）數字芯片設計前端實現應用工程師經理，主要負責協助客戶使用RTL Architect、Design Compiler、Fusion Compiler、Formality等數字前端實現驗證工具，提供技術支持工作。擁有多年數字電路前端實現經驗，在加入新思科技之前，曾就職于海思麒麟芯片設計部，參與多款麒麟芯片的設計實現工作
翟寶陸，新思科技（中國）ASIP Designer工具集資深應用工程師，主要負責協助客戶使用ASIP Designer工具設計專用指令集處理器 (ASIP)，以及工具售后技術支持工作。擁有多年專用指令集處理器設計驗證經驗，對ASIP的架構探索以及性能優化有很深入的理解。在加入 新思科技之前，曾就職于展訊通信，負責語音處理、ISP 和無線領域的多個專用處理器的設計和驗證工作。
課程信息
直播時間：7月13日14：00
直播地點：智東西公開課直播間
