芯東西（公眾號：aichip001）
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9月14日~15日，2023全球AI芯片峰會（GACS 2023）在深圳南山圓滿舉行。在9月15日的AI大算力芯片專場上，芯和半導體產品應用總監蘇周祥分享了主題為《AIGC時代算力芯片Chiplet設計的EDA解決方案》的主題演講。
芯和半導體產品應用總監蘇周祥談道，單顆SoC向模塊化SoC的Chiplet（常譯為“芯粒”、“小芯片”）架構快速演進過程中，Chiplet對單顆SoC的拆分、組合和架構規劃問題，給傳統的設計流程帶來了很大的挑戰。Chiplet從系統最初的設計到最終的簽核，都需要新的EDA工具、新的思路和新的方法學。
芯和半導體提供一個圍繞Chiplet產業的全新EDA平臺，蘇周祥說道，全新平臺需要支持系統級連接、堆棧管理、層次化設計，還需要在物理實現方面協同設計環境、支持各領域的工具、多芯片3D布局規劃和布線。
因此，芯和半導體推出專為3DIC Chiplet量身定做的設計仿真全流程EDA平臺，這是一個針對Chiplet的完整的包括3DIC設計、SI/PI/多物理場分析的解決方案。該平臺擁有AI驅動的網格剖分技術，以及云計算加載的分布式并行計算能力，還支持裸芯片、中介層和基板的聯合仿真引擎技術。
以下是蘇周祥的演講實錄：
大家好！我來自芯和半導體，有些人對芯和半導體比較熟悉，有些人是第一次聽說，它是國內一家EDA軟件公司，從2010年成立到現在已有14年。我還注意到，我們是這次AI芯片峰會的演講嘉賓里唯一一家做Chiplet EDA的公司。
我的分享有這幾個部分，一是Chiplet的發展演進，二是在設計Chiplet過程中的關鍵技術，三是芯和半導體為Chiplet設計提供的EDA設計仿真平臺，最后是一些真實的案例。
一、Chiplet迎爆發風口，EDA工具是其實現的關鍵技術之一
在1965年的時候，摩爾老先生提到用小型功能構建大型系統，分別進行封裝和互聯，性價比可能會更高。那時候，摩爾已經預測到先進封裝的時代會到來。隨著這么多年的發展，隨著Chiplet被AMD/英特爾等成功應用，現在Chiplet技術應用的越來越廣泛，Chiplet通過很多功能小芯粒實現了復雜的系統集成。
我們回顧一下Chiplet的發展過程。
第一，隨著摩爾定律的放緩，先進芯片工藝越來越接近于工藝的極限，性能提升也開始放緩。剛剛發布的蘋果iPhone 15里的A17 Pro芯片，經過近期的測試，大家都可以看到，它的性能其實并沒有想象得那么炸裂。
第二，工藝制程從16nm到7nm、5nm、3nm，設計成本越來越高，投資回報所需的銷售額非常巨大，這不是一般公司玩得起的。
第三，隨著大算力芯片的面積越來越大，已經接近或超過了光罩的極限，這時候良率也出現了各種各樣的問題。為解決設計成本，解決良率，解決芯片工藝的問題，模塊化的SoC開始興起，就是我們所說的Chiplet。
Chiplet的優點是什么呢？可以用更小的芯粒尺寸帶來更高的良率，并突破光罩尺寸的限制，降低制造成本。芯粒具有更多的工藝節點選擇，可以將最佳節點的芯粒進行混合集成。通過芯粒的復用，提高研發效率，縮短上市周期。
目前為止，比較成功的一些Chiplet應用包括：1）AMD MI300，它是首個CPU和GPU的集成；2）英特爾Ponte Vecchio，它主要是AI和GPU的集成；3）英偉達H100，這是最新的GPU Chiplet。這些Chiplet應用的芯片可以說明：Chiplet先進封裝是除了先進芯片工藝之外，一個新的可以超越摩爾的賽道。
要實現Chiplet，我們需要關注哪些技術，或需要解決哪些技術？
第一個是die-to-die互聯。Chiplet是多個小芯粒的互連集成，我們首先要解決的就是互連標準的問題。理論上來說，Chiplet里的每一個小芯粒可能來自于不同的廠商，不同廠商的小芯粒要進行互連，就需要遵循一定接口標準。
國外的UCIe協議是Chiplet的標準之一，可喜的是，國內也已經出現了好幾個Chiplet的標準。昨天，北極雄芯馬總所演示的一顆芯片就是基于國內Chiplet標準而設計制造的。在標準上，我們國內目前做得還算不錯，但是整個標準的完善可能還需要一段時間。
其次，對于die-to-die之間的互連，我們要保證信號與信號之間的延遲，而CCD到IOD之間的延遲需要滿足一定的要求和規范，這涉及到信號完整性和電源完整性的問題。
第二是先進封裝。關于Chiplet的封裝設計，對于不同芯粒之間的互連，如何滿足它的延時？其次，對于大功率芯片，如何設計它的供電和散熱？在芯片面積很大的時候，如何考慮良率，如何設計它的翹曲？這都是封裝過程中非常重要的問題，包括無源器件集成、寄生效應的抽取、成本和可靠性的控制等等。
正如昨天的某位演講嘉賓提到的那樣，封裝工藝的發展對芯片和Chiplet的發展非常重要，如果我們不能有非常好的封裝工藝，那么我們就需要復雜的設計和更高的速率去規避封裝上的問題，所以以后封裝對芯片的設計會越來越重要。
封裝工藝經過多年發展，已經走過了好幾個階段，像70年代的MCM，2000年有了SiP（System in a package），2010年出現2.5D IC，2020年出現BUMP-LESS，到如今異構集成的方式，每一種方式都可以協助我們去做不同需求的芯片封裝設計。
第三個是設計流程和EDA工具，這也是非常重要的。Chiplet是一個新的事物，一個新的先進封裝模式，傳統的EDA工具不能滿足新的設計流程，所以需要一個新的設計流程和新的EDA工具。
芯和半導體認為，Chiplet的設計流程需要滿足這么幾個要求：
一是在架構方面，需要系統級的連接，需要堆棧化管理和層次化設計。在這方面，開發者可以選擇聚合方式，即由多個芯粒（或小芯片）組裝成Multi-Die系統；也可以選擇分解方式，即將應用分解到多個芯粒上。此外，開發者還必須選擇Die-to-Die接口的協議、位置和尺寸，以及每個芯粒的工藝和封裝技術。
二是在物理實現方面，需要協同化設計環境、跨領域工程變更、多芯片3D布局規劃和布線以及統一數據庫。
三是在分析的時候，我們需要進行片上封裝電磁協同仿真，也需要考慮多物理場分析，像整個芯片里信號、電源、熱、應力多物理場之間的耦合；另外和布線工具可以做到無縫集成。
四是在驗證過程中，需要考慮芯片工藝規則，也需要考慮封裝里的工藝規則，甚至需要考慮系統級組裝的工藝規則。
二、芯和半導體全面支持2.5D Interposer、3DIC和Chiplet設計
對于以上Chiplet所面臨的挑戰，芯和半導體通過十幾年的工作和開發，推出了基于Chiplet的設計和仿真的EDA軟件平臺。
在設計方面，客戶可以基于統一數據庫的EDA設計平臺，從多芯片chiplet的原型構建、架構探索、早期系統級仿真分析到Interposer物理實現以及分析驗證，都在同一個平臺環境中完成。
在芯和半導體推出的多物理場仿真EDA平臺上，客戶可以完成Chiplet封裝的信號完整性的仿真以及電源完整性的仿真，甚至可以進行評估熱分布和熱傳遞的評估。同時在較熱的情況下，客戶可以評估應力的變化。總得來說，芯和半導體提供了一個集成信號、熱、多物理場仿真的完整解決方案。
▲芯和Chiplet設計平臺
首先，在架構規劃階段，最大的一個挑戰是：在項目開始時，可供使用的設計數據少之又少，而此時又必須做出許多重要的決策。多芯片chiplet給架構設計帶來了的新的問題，芯片設計過程中的每一個選擇都應要從整個系統的角度做考量，以消除可能對系統產生的不利影響，例如，接口的不同實現方式、協議的選擇、裸片是并排放置還是垂直堆疊、使用什么類型的封裝更為合適，等等。
另外，還必須從系統級的角度對功耗和性能進行分析。例如，在3D堆疊設計中，散熱會變得更加困難，因此熱傳遞和供電問題往往更加嚴重。開發者需要找到一種方法，將電力有效地從低層的裸片傳遞給頂層的裸片，以消除散熱問題。這些可以通過統一的設計平臺基于虛擬原型構建，快捷規劃bump/TSV陣列，建立不同的分析模型，進行系統級的架構探索和早期分析，建立合理的系統架構、優化性能、功耗和散熱關鍵性能指標，并圍繞幾個關鍵領域做出的早期架構決策，最終得到能夠實現多芯片通信的吞吐量和延遲、系統功耗、多芯片堆疊的散熱和熱管理等關鍵性能指標的最佳架構解決方案。
其次，對于要處理和實現超大規模的bump、TSV、chiplet間互連以及chiplet與封裝基板間的互連，設計平臺必需具備足夠的規模和高效的物理布線能力，尤其是對于特定的布線模式，例如HBM、UCIe等特定的接口互連，需要定制化的高效高質的布線，這些要求和需求在這個設計平臺中可以全面支持。
▲芯和Chiplet設計EDA多物理場仿真平臺
在上述EDA多物理場解決方案里，最核心的技術是電磁場仿真引擎，芯和半導體是目前國內唯一一家可以支持跨尺度電磁場仿真引擎技術的EDA平臺的企業。
為什么要支持跨尺度呢？在進行Chiplet設計時，會涉及到一些片內的結構，片內的結構基本要到微米量級，甚至零點級微米的量級。二是設計過程涉及到Interposer（中介層）尺度，臺積目前可以將Interposer尺度做到一點幾微米，有些是在二點幾微米；國內可以做到6μm、8μm。其次，設計過程還涉及有機基板的工藝，以及PCB的工藝，這種工藝涉及幾十微米，甚至幾百微米的結構。
對于Interposer尺度變化非常劇烈的模型，仿真引擎一定要支持跨尺度的電磁場仿真技術，不然在有限的時間內就不能得到精度比較高的結果。
另外一個核心技術是網格，在電磁場仿真里最重要的就是網格。芯和半導體或是國內最早開發自動化、智能化網格技術的企業之一。對于一個模型，芯和可以在保證精度的情況下，得到最好的網格分布。電磁場仿真里的高性能分布式計算也很重要，隨著模型越來越大，很多模型都不能用一臺機器或兩三臺機器去求解，需要支持分布式的計算。分布式計算可以將多臺機器聯合起來當成一臺機器去用，這樣可以求解更大的模型，做更快的電磁場仿真計算。
在芯片、中階層、封裝的聯合電磁場仿真中，最重要的就是中間的Interposer，它是一個硅轉接板，我們需要去考慮上面的信號完整性。同時，上面的die和下面的Substrate（基板）對信號也會帶來一些耦合的影響，對power（電源模塊）也會帶來影響，所以需要把上面的die和下面的Interposer和Substrate做一個整體的模型去求解，以及進行聯合仿真，進行分布式的仿真。
經過芯和客戶的評估，芯和的Chiplet EDA仿真引擎相較于業界的高端工具，仿真速度可以加快10倍，內存可以降低20倍。這是非常大的進步，特別是內存方面，如果內存占比減少20倍，那就意味著仿真的模型可以比競品大20倍。在仿真速度和內存占比上來說，芯和的Chiplet EDA仿真工具在全球范圍內遙遙領先。
▲大容量跨尺度引擎提供頂尖的仿真速度和效率
另外，芯和的Chiplet EDA仿真平臺集成了很多Chiplet互連結構模板。在做芯片封裝的過程中，主要會碰到RDL和TSV這兩種結構。（如圖）上面一排主要是五層的CoWoS或是三層的CoWoS結構，有shielding的和沒有shielding的RDL模板。下面主要是針對于TGV、TSV、TCV和TSV矩陣，還有BGA過孔模板。各種各樣的模板可以支撐工程師在沒有GDS的時候，通過前期設計參數，快速地生成一個模型，快速地評估RDL與TSV對整個信號通道或對電源通道的損耗。
▲內置多種參數化走線與過孔模板
另外也可以支持AMI model或IBIS model，我們可以通過導入AMI和IBIS model，計算信號在時域上的波形和眼圖，評估眼圖是不是夠大，是不是滿足SPEC的要求。
在設計Chiplet過程中，功耗是非常重要的部分，設計的好壞會直接影響芯片的性能，以及這顆芯片到底可以跑多高的速率。有人說對于Chiplet設計，電源是非常重要、非常難的一個設計點，這是有一定道理的。
在芯和的多物理仿真平臺上，客戶可以對Chiplet先進封裝的電源完整性做DC和AC的快速仿真，也可以快速地求解每一個power平面電阻大概在什么范圍內，也可以求解需要多少顆電容，以及電容組合的優化。
隨著國外UCIe標準和國內小芯片標準的興起，芯和的Chiplet仿真平臺也在第一時間支持了各種標準、各種協議，大家在使用過程中可以直接按照UCIe標準去做數據的處理和查看，非常方便。
芯和的Chiplet仿真平臺還支持很多的工藝和接口，包括臺積電CoWos-S/R/L、臺積電InFO，還有英特爾EMIB和三星I/R-Cube；在接口方面，有HBM 2/2E/3，還有GDDR 6/5/4、PCI-e 6.0/5.0/4.0。在導入格式方面，該平臺支持GDS + iRCX，還有Allegro MCM/SiP、ODB++；在互連這一方面，可以支持GSGSG結構和沒有GSGSG的結構。
三、技術自主可控，融入全球Chiplet頭部供應商生態圈
來看三個比較有代表性的案例，涉及HBM、TSV和SerDes結構，這也是在Interposer里最主要的三種結構。
首先介紹第一個HBM的案例。每一個HBM的堆棧里有8個channel（通道），每個channel里有128個DQ（I/O通道），總共有1024個DQ，在這么寬的數據帶寬下面要仿真，其實壓力是非常大的。這個模型有96個net，包括了VDD/VSS平面，案例一共仿真了10個小時。右邊是S參數的回損/差損和它的TDR，加上IBIS模型之后的眼圖。
這是TSV仿真的case，從右邊（如圖）可以看得出來，由于TSV周圍有一圈二氧化硅，把中間的銅導體和半導體硅做了隔離，會對插損/回損造成明顯效應。在數據信號通道或電源通道過程中，我們需要考慮TSV所帶來的影響，另外我們需要Signal?TSV過孔和Ground?TSV，組成最好的TSV pattern。
在1μm coating（涂層）、0.5μm coating和沒有coating過程中，這是芯和進行仿真出來的結果（如圖），我們大概仿真了56分鐘。
再列舉一個SerDes的模型，也就是Silicon Interpose上的die-to-die的模型。里有22個差分對，一共有44個net。通過全3D的網格剖分以及HPC，我們可以把整個S參數如回損/插損等，近端串擾和遠端串擾都完全抽取出來。通過客戶那邊的測試對比，我們平臺的精度完全滿足客戶的工程需要。整個仿真跑了大概6個小時，這也是在競品的工具里很難跑得出來的。
在全球范圍內，芯和的Chiplet EDA仿真平臺，不管是速度還是精度都做到了遙遙領先。
在AIGC時代，大算力需求推動單顆SoC向模塊化SoC的Chiplet快速地演進。我們需要解決die-to-die的互連問題，需要開發先進封裝異構集成的技術，也需要解決EDA工具所帶來的問題。芯和半導體提供完整的Chiplet EDA解決方案，且已經被國內外多家Chiplet公司所采用。
從2010年起，芯和半導體就一直致力于Chiplet的設計、多物理場仿真工具的開發，芯和所有的開發成果都是自主可控的自有IP，目前這些EDA工具支撐了國內外500多家客戶的使用，為全球的客戶提供了EDA解決方案。
在座的朋友如果有對Chiplet EDA這一部分感興趣，也可以隨時和我們交流。謝謝大家！
以上是蘇周祥演講的完整整理。
