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「Chiplet技術公開課」由智猩猩算力芯片教研組策劃推出，目前已完結7講。中科院計算所互連技術實驗室主任郝沁汾、奎芯科技副總裁王曉陽、芯動科技技術總監高專、芯礪智能產品市場副總裁屠英浩、奇普樂CEO許榮峰、芯瑞微先進封裝設計總工馮毅、青芯半導體科技聯合創始人&ASIC副總裁唐佳廉7位技術決策者，分別以《中國原生Chiplet技術標準發展之路》、《面向UCIe標準的Chiplet接口IP設計》、《跨工藝、跨封裝的Chiplet多芯粒互連挑戰與實現》、《Chiplet在汽車大算力芯片設計中的優勢與前景》、《Chiplet理念下的芯片設計新生態探索》、《Chiplet設計中多物理場仿真的挑戰》、《基于3D Chiplet技術的芯片物理架構》為主題進行了直播講解，累計收看人次23000+。
2024年1月1日，芯粒間互聯通信協議（Chiplet Interconnect Protocol，簡稱CIP）正式實施。CIP由中國電科58所、電子科技大學、中國電子科技集團公司智能科技研究院、浙江大學、微銳超算等單位起草，并已獲批中國電子學會團體標準。
CIP是一種強調芯粒間數據交互與通信過程的協議規范，它規定了芯粒間互聯通信協議的總體架構、協議適配器與節點、事務、信息傳送過程的協議技術要求。CIP能夠指導使用PCIe、SRIO、DDR、AXI等現有協議及接口的CPU、GPU、FPGA、DSP、NPU、ASIP等貨架處理器件裸芯(die)、各類存儲器裸芯，以及未來設計含CIP所規范的裸芯搭建起來的多裸芯/芯粒系統的設計、驗證、封裝、測試等。
目前國內與Chiplet相關的《芯粒互聯接口標準》和《小芯片接口總線技術要求》兩個協議，都是接口協議，注重解決芯粒間點對點傳輸數據的問題。而CIP協議是通信協議，目的是解決多芯粒之間互聯和信息交互過程的問題。
同時，中國電科58所還聯合電子科技大學等單位研制了用于異構芯粒橋接互聯的芯粒“賽柏1號”。“賽柏1號”具備多個適配轉換接口，可以支持具備PCIe、SRIO、DDR、AXI等標準接口的芯粒或裸芯通過適配器構成參與通信的節點。可以說“賽柏1號”就是CIP的物理載體，也是CIP協議的一種物理實現形式。
為了讓大家進一步了解CIP協議，2月1日19:30，「Chiplet技術公開課」第8講將開講，由CIP協議的主要起草人之一，電子科技大學長三角研究院（湖州）集成電路與系統研究中心副主任黃樂天教授主講，主題為《芯粒間互聯通信協議——CIP》。
在此次公開課上，黃樂天教授首先會介紹Chiplet技術的發展背景，并對現有的國內外Chiplet協議差異進行分析。之后，黃樂天教授將重點解讀CIP協議內容，并深入講解CIP載體“賽柏1號”芯粒的特性。
公開課內容
主題：芯粒間互聯通信協議——CIP
提綱：
1、Chiplet技術發展背景
2、現有國內外Chiplet協議標準分析
3、CIP協議內容解讀
4、CIP的載體——“賽柏1號”芯粒
主講人
黃樂天，電子科技大學長三角研究院（湖州）集成電路與系統研究中心副主任，2006年、2009年、2016年分別于電子科技大學通信與信息系統專業獲得學士、碩士和博士學位。于2009年留校參加工作，歷任電子科技大學助教、講師、副教授等。主要研究方向為計算機系統架構與系統級芯片設計，已在IEEE Transactions on Computers (CCF A 類期刊)等高水平期刊和CODE+ISSS、FCCM、ASPDAC、ISCAS等會議上發表高水平論文50 余篇，申請專利11項，出版學術著作1部。參加工作以來主持和參與過多個國家級和省部級重點科研項目。曾榮獲Altera公司（現Intel?PSG）金牌培訓師、 第七、第八、第十二屆研究生電子設計大賽優秀指導教師、第六屆中國研究創“芯”大賽優秀指導教師、電子科大網絡名師等稱號，先后擔任過多個國際會議的主席、技術委員會主席等職務。現擔任IEEE電子設計自動化學會成都分會主席（IEEE CEDA Chapter Chair）、西南地區高校電子線路與電子技術研究會理事、中國計算機學會（CCF） 嵌入式系統專業委員會委員、中國計算機學會（CCF）集成電路設計專業組委員等學術職務。
課程信息
直播時間：2月1日19:30
直播地點：智猩猩直播間
