芯東西（公眾號：aichip001）
編譯 | 許丙南
編輯 | 程茜
智東西9月28日消息，9月24日，臺積電在硅谷圣克拉拉，集中展示了“用AI設計AI芯片”的全新設計策略，其在芯片工藝、封裝和設計流程多維創新下，目標是將AI計算芯片的能效提升約10倍。
據臺積電介紹，這一代新型芯片設計采用多晶粒（Chiplet）封裝架構，并通過AI算法優化電路布局等方法，大幅減少AI芯片的單位功耗。值得一提的是，EDA軟件廠商Cadence、新思科技等也在論壇上推出了最新的AI設計工具。根據路透社報道，這些工具在部分復雜設計任務中的表現已優于人工工程師。
▲先進的3D封裝技術
一、通信能效提高10倍，光互連提上日程
臺積電資深研發副總裁劉立成博士（Dr. LC Liu）透露，由于AI技術的廣泛應用，計算芯片功耗正在指數級攀升。劉立成強調，AI的蓬勃發展使芯片功耗面臨嚴峻挑戰。如今AI計算從超大規模數據中心延伸到邊緣設備，催生了具身AI、鏈式推理、Agent代理等新產品，但這些產品需要處理更龐大的數據集、進行更復雜的計算并長時間運行。
他指出，過去五年間AI加速器單顆芯片的封裝功耗提高了3倍，部署規模在三年內增長了8倍。以數據中心為例，單機AI訓練服務器功率動輒上千瓦，在同等負載下相當于千戶家庭的用電量。因此，如果無法顯著提升能效，AI算力的可持續發展將難以為繼。
▲在等功耗下速度從N7到A14提升約1.8倍，功率效率改善約4.2倍
為了應對這一趨勢，臺積電提出通過先進工藝、封裝架構和AI設計的全方位創新來緩解功耗瓶頸。據劉立成介紹，臺積電正從邏輯工藝和3D封裝兩方面同時發力，并聯合生態伙伴優化設計方法學，力求將每瓦性能大幅提升。該策略包括進一步縮小制程節點、引入新型背面供電等晶體管技術，以及在封裝層面采用Chiplet小晶粒和垂直3D集成，減少數據傳輸損耗和功耗開銷。劉立成指出，只有同時在工藝、封裝和設計生態上取得突破，才能滿足AI時代急劇膨脹的算力需求。
在封裝與互連方面，臺積電聚焦3D芯粒集成和高速通信技術，以打破傳統單芯片的尺寸和I/O瓶頸。臺積電3DFabric包括SoIC（硅晶圓直接鍵合）、InFO和CoWoS（有機基板2.5D）以及SoW（硅晶圓級大規模封裝）等多項方案，覆蓋從移動端到超大規模AI系統的不同需求。
臺積電有關人員此前在技術研討會披露，基于臺積電N12工藝邏輯基底的HBM4高帶寬存儲方案，將比當前HBM3e顯著提升1.5倍。若采用臺積電N3P定制邏輯底板，可將HBM I/O電壓從1.1伏降至0.75伏，進一步節省內存訪問功耗。
▲HBM4的帶寬與能效表現
在計算芯片與存儲的互連上，臺積電持續縮小晶片間互連間距，其先進CoWoS封裝將微凸塊間距從45μm縮小到25μm，使2.5D封裝的能效相較前代提升1.6倍。而采用垂直堆疊的3D SoIC技術，由于省去了有機中介層，能效相比2.5D方案大幅提高6.7倍（但受限于工藝，目前3D封裝單一基底規模約為1倍光罩面積，相比2.5D CoWoS最高9.5倍光罩的整合面積略受限制）。
針對多芯粒系統的高速互連，臺積電聯合生態伙伴提供符合UCIe標準的Die-to-Die接口IP（如Alphawave、新思科技等），確保不同芯粒間的數據傳輸高效且兼容。值得關注的是，光互連技術也被提上日程：通過硅光子實現的共封裝光學（Co-Packaged Optics），有望讓芯片間通信能效提高5-10倍，延遲降低10-20倍，并顯著縮小系統尺寸。臺積電指出，這將是突破傳統電氣互連物理極限的關鍵方向。
▲引入光學技術勢在必行
Meta平臺基礎架構工程師考什克·維拉拉加文（Kaushik Veeraraghavan）在論壇演講中也佐證了這一觀點，稱當前電子互連已逼近極限，引入光學技術勢在必行，“這已不單是工程問題，更是基礎物理瓶頸”。此外，臺積電聯合新思科技和ANSYS采用AI協同優化光學封裝設計，又進一步提升了1.2倍的效率。
為了支撐高功率芯片，臺積電還開發了超高性能金屬-絕緣體-金屬電容（UHPMIM）結合嵌入式深溝電容（EDTC）的解決方案，使電源系統單位面積去耦電容增加1.5倍且無信號完整性損失。同時，臺積電引入EDA-AI自動化工具，將這種深溝電容的版圖插入效率提高10倍，封裝基板布線效率提升100倍。通過上述封裝和互連創新，臺積電的能效提升不再僅依賴摩爾定律的晶體管縮放，而是通過封裝與系統層面的集成實現數量級的進步。
二、5分鐘完成2天設計流程，AI能找到比人更優的解決方案
臺積電宣布與生態伙伴在EDA軟件上深度合作，利用AI算法來優化芯片設計流程，從而充分挖掘先進工藝和封裝的潛力。
▲技術路線圖
據路透社消息，Cadence Design Systems與新思科技兩大EDA廠商同步推出了AI驅動的設計工具。這些工具與臺積電的工藝平臺進行了深度對接，特別是針對A16（下一代約1.6納米制程技術節點）、N2P（2納米制程的增強版）、N3（3納米制程技術節點）等先進節點和3D-IC（三維集成電路技術，將多層芯片堆疊封裝）技術的AI設計認證流程。
實測結果顯示，在某些復雜芯片設計任務中，AI工具能夠找到比人工更優的解決方案，并將設計優化時間從工程師的兩天縮短到幾分鐘。臺積電3D IC方法學部門副處長Jim Chang在演講中分享了內部實驗數據“AI工具僅需5分鐘即可完成工程師需要2天才能完成的優化工作”。Cadence稱，基于臺積電先進封裝技術的HBM4測試芯片已完成設計驗證，即將流片，為下一代大算力芯片的CoWoS-L封裝打下基礎。
芯片IP供應商Rambus與Cadence指出，在邊緣計算和高級輔助駕駛（ADAS）場景下，GDDR6顯存以超過20Gbps帶寬提供了高性價比的方案，新一代GDDR7傳輸速度可達36Gbps/pin，將滿足未來更高帶寬需求。
結語：AI需求井噴，倒逼芯片設計行業創新
隨著AI應用規模的快速擴展，從數據中心到邊緣設備，全球算力需求呈指數級增長，帶動芯片功耗同步攀升。在摩爾定律逐步放緩的當下，單純依賴晶體管尺寸縮減已難以支撐AI對性能與能效雙重要求。
在這一背景下，能效革新愈發重要。值得注意的是，AI本身不僅是算力消耗的主因，更正逐步轉化為芯片設計領域的提效者。從協助工程師完成復雜電路優化，到參與能效建模、功耗預測，AI正深度嵌入EDA工具鏈、封裝架構規劃及能源調度等多個環節。
來源：路透社、臺積電、Cadence、Rambus
